Architecture and Prototype of a Real-Time Processor Farm Running at 1 MHz


Walsch, Alexander


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URL: http://ub-madoc.bib.uni-mannheim.de/58
URN: urn:nbn:de:bsz:180-madoc-589
Dokumenttyp: Dissertation
Erscheinungsjahr: 2002
Verlag: Universität Mannheim
Gutachter: Lindenstruth, Volker
Datum der mündl. Prüfung: 6 November 2002
Sprache der Veröffentlichung: Englisch
Einrichtung: Fakultät für Wirtschaftsinformatik und Wirtschaftsmathematik > Informatik V (Männer -2008)
Fachgebiet: 004 Informatik
Normierte Schlagwörter (SWD): Echtzeitverarbeitung , Triggerkonzept , Cluster
Freie Schlagwörter (Englisch): Trigger System , High-Speed Network , Low Latency , Data Scheduling
Abstract: The Level-1 trigger of the LHCb experiment is a hardware/software based system built around standard components whenever possible. The trigger is the second stage in the LHCb trigger pipeline having an average input of 1 MHz and a bandwidth requirement of more than 4 GByte/s. The input data is initially split amongst several input feeds with sub-events being as small as 128 Byte. The system uses a high-speed network available off-the-shelf which connects commodity PCs. The interface to the NIC is PCI. The thesis gives an overview of the different networking requirements that have to be met to satisfy the LHCb boundary conditions. The requirements of the project do not allow to use common data transfer methods. However, based on a shared memory architecture a new method of transferring data is introduced. The method uses additional reconfigurable logic which allows to send data in bursts over the PCI bus directly into the network inducing almost no overhead. Based on the Scalable Coherent Interface, tests concerning speed, throughput, latency, and scalability are presented. Based on the latest simulation results done at CERN, an approximate system size is calculated and a basic timing analysis of the system is given. The system is characterized by multiple nodes sending to one single receiver. Therefore, the Level-1 trigger is prone to network congestion since the receiving node can not handle the aggregate input data rate. However, a hardware based data scheduling mechanism, the TagNet, is introduced which avoids congestion in the system. A 30 node prototype is presented which has been built around Linux PCs connected by an SCI network. The system is able to process data with a MHz rate. Sub-events have been chosen to be as small as 128 Byte. Data transfer has been scheduled by a basic implementation of the TagNet. The system has been used to prove basic functionality and to measure important input parameters concerning the system.
Übersetzter Titel: null (Deutsch)
Übersetzung des Abstracts: Der Level-1 Trigger des LHCb Experiments am CERN ist die zweite Stufe eines vierstufigen Systems und hat eine Eingangsrate von 1 MHz. Die Gesammtbandbreite, die das System bereitstellen muss, beträgt voraussichtlich 4 GByte/s. Die Eingangsdaten sind verteilt und nur 128 Byte im Durchschnitt. Alle Daten, die zu einem Ereignis gehören, muessen an einen bestimmten Rechner gesendet werden. Das System benutzt ein Hochgeschwindigkeits Netzwerk, das kommerziell erhältlich ist. Als Schnittstelle zwischen Rechner und Netzwerk ist PCI vorgesehen. Diese Arbeit beschäftigt sich mit den Anforderungen an das Netzwerk, die erfüllt werden müssen, damit es für LHCb in Frage kommt. Auf einer Shared Memory Architektur basierend wird eine neue Art der Datenübertragung erarbeitet, die externe rekonfigurierbare Logik verwendet und sehr gut zum verschicken von kleinen Datenblöcken geeignet ist. Basierend auf der SCI Technologie werden Tests vorgestellt, die Geschwindigkeit, Durchsatz, Latenz und Skalierbarkeit diskutieren. Die Grösse des endgültigen Systems wird anhand Simulationsdaten berechnet und eine Zeitanalyse vorgestellt. Da ein Datenempfänger eine Eingangsbandbreite von 4 GByte/s nicht empfangen kann, muss der Datentransfer in Stufen stattfinden. Deshalb wird ein Netzwerk vorgestellt, das die Daten orchestriert, um Netzwerküberlastungen vorzubeugen. Die erarbeiteten Konzepte werden anhand eines 30 Knoten Prototyps vorgestellt. Der Prototyp besteht aus Linux PCs, die durch ein SCI Netzwerk verbunden sind. Das System kann Datenblöcke, die nur 128 Byte gross sind, mit einer MHz Rate verarbeiten. Der Datentransfer wird durch eine vorläufige Version des Orchestrierungs Netzwerks gesteuert. (Deutsch)
Zusätzliche Informationen:

Das Dokument wird vom Publikationsserver der Universitätsbibliothek Mannheim bereitgestellt.




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Walsch, Alexander (2002) Architecture and Prototype of a Real-Time Processor Farm Running at 1 MHz. [Dissertation]
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